チップレット化が加速する現在、複数のダイを高速かつ低レイテンシで束ね、パッケージ全体の電力効率を極限まで高める鍵となるデバイスがインターポーザです。シリコン貫通ビア（TSV）や再配線層（RDL）を駆使して HBM と GPU を近接配置する AI アクセラレータを実現する一方、製造歩留まりを左右するテスト工程でも重要な役割を果たします。
本稿では「接続基板」と「半導体テストツール」という二つの視点から、材料選定、設計の勘所、評価手法、量産事例までを体系的に紹介します。
インターポーザとは
インターポーザとは、異なる電子部品間を接続する中間基板の総称であり、用途に応じて大きく高帯域接続基板用インターポーザと半導体テストツール用インターポーザの二種類に分類されます。
高帯域接続基板用インターポーザ
高帯域接続基板用インターポーザは、複数の半導体ダイやパッシブ素子を電気的・熱的に最適化された経路で接続する中間基板であり、パッケージング技術上のプラットフォームと言えます。
材料には シリコン・ガラス・オーガニック（有機樹脂） の三系統があり、それぞれ配線線幅／線間隔、熱膨張係数（CTE）、コストのバランスで選択されます。シリコンは 1～2 µm の配線が可能で高帯域に適している一方、ガラスは低 CTE と高周波特性、有機材は低コストが特徴です。
形態面では、TSV を用いてダイを横方向に並べる 2.5D と、縦方向に積層する 3D があり、いずれもサブストレートより桁違いに高い配線密度を実現します。ロジックとメモリを異なるプロセスノードで製造しつつ歩留まりとコストを最適化できる点も大きな魅力です。
さらに、光 I/O やパワーデリバリーネットワーク（PDN）を統合する次世代インターポーザの研究が進み、 チップレットベースのSystem-in-Package（SiP）としてパッケージ全体を設計する技術トレンドが主流となっています。
半導体テストツール用インターポーザ
半導体テストツール用インターポーザは、テスト対象の半導体デバイスとテスト装置間の電気的接続を担う専用基板です。テスト時に必要な信号伝送、電源供給、熱管理を最適化し、高精度な測定を可能にします。
高帯域接続基板用とは異なり、一時的な接続を前提として設計され、繰り返し使用に耐える機械的強度と接触信頼性が重要な要求仕様となります。
また、テスト対象デバイスの多様なパッケージ形状やピン配置に対応するため、モジュラー設計やカスタマイズ性も重視されます。
本稿では、これら高帯域接続基板用インターポーザと半導体テストツール用インターポーザという二つの異なる製品について、それぞれの技術特徴と応用例を詳しく解説します。
接続基板としての活用
アーキテクチャ別応用
HBM と GPU をインターポーザ上で隣接させる構成は、AI アクセラレータにおける事実上のデファクトスタンダードです。例として AMD「Instinct MI300」 は 8 枚の CDNA3 コンピュートダイと 8 スタックの HBM3 をシリコンインターポーザに実装し、総帯域 5 TB/s 超を確保しています。
TSMC CoWoS-L プロセスでは配線層を 10 層以上積層し、2 µm/2 µm 配線で数万本の信号ラインを形成することで、HBM 側の熱スロットリングなしに 128 GB の高容量 HBM を搭載したケースも報告されています。熱管理を最適化した設計が可能となり、HBM3Eを活用して最大141 GBのメモリ容量を搭載した事例が報告されています。
一方 Intel EMIB はサブストレート内に局所的なシリコンブリッジを埋め込み、チップレット同士を 2 µm ピッチの再配線で接続します。Meteor Lake では CPU タイル・GPU タイル・IO タイル・SoC タイルの 4 ダイが EMIB でハブ状に結ばれ、SoC 全体の電力効率を向上させています。
メリット／技術課題
インターポーザ経由の接続は、従来のFCBGA基板と比較して配線長を50～70%短縮し、信号遅延を100～200 psから20～50 psへ低減、消費電力も5～10%削減できます。また、ロジックダイとメモリダイを 2 mm 以内に配置できるため、AI ワークロードのメモリアクセス・ボトルネックが大幅に緩和されます。
一方で課題も存在します。熱設計 では HBM スタックと GPU の発熱が干渉し温度勾配が大きくなるため、均熱用ベイパーチャンバーやマイクロ液冷プレートの併用が必須です。バンプ信頼性では、シリコン（CTE約3 ppm/K）と有機サブストレート（CTE約15 ppm/K）の熱膨張係数差により、Cuピラーバンプに剪断応力が集中し、温度サイクル試験（例: −40°C～125°C）での疲労クラックが課題となります。
最近は低弾性率アンダーフィルと応力緩和スロットを組み合わせ、1万サイクル超で ΔR＜10 % を達成する事例が増えています。
設計・実装の勘所
配線密度確保にはシグナル層と PDN 層のバランスが重要です。中央に厚銅 PDN 層を配置し、その上下に L/S = 2 µm の高密度層を複数挟む「サンドイッチ」構成が主流です。これにより IR ドロップを 1 % 以内に抑えつつ、DDR5 や PCIe Gen6 級信号をパッケージ内 25 mm で終端できます。
熱膨張マネジメントでは、シリコンインターポーザ周囲にスリットを入れたコアレスサブストレートを用い、たわみを 40 µm 以下に制御します。RDL 層の金属充填率を均一化し、CMP ディッシングを 1 µm 未満に抑えるプロセス条件も歩留まりに直結します。
さらに Chip Package Co-Design 環境を活用し、PDN インピーダンスやクロストークを初期段階で見積もることで部材選定を迅速化できます。
最新事例と展望
2024 年以降、TSMC CoWoS-XL は有効基板面積を 110 × 110 mm へ拡大し、AI 訓練向け GPU ダイ数を従来比 1.5 倍に増加させています。Samsung I-Cube、もしくはH-Cubeはガラスインターポーザを採用し、ミリ波帯（60〜100 GHz）の信号損失を約−1.0 dB/cmに低減する技術を開発しています。JEDEC HBM4 の 1,024-bit I/O は 2 µm バンプピッチを想定しており、配線密度はさらに高まります。
またインターポーザ上に電圧レギュレータやレベルシフタを配置する IOL（Interposer-on-Logic） の試作も進み、300 A 級ピーク電流に対応可能となります。こうした多機能化が進むほど、配線・熱・電源・機械応力を同時に最適化するマルチフィジックス解析が不可欠になります。
半導体テスト装置向けのインターポーザの活用方法
インターポーザは、チップレットや高集積パッケージのテスト工程において、半導体チップやパッケージの電気的・高周波特性を評価するためのテストツールとしても広く活用されています。インターポーザの微細配線や高周波特性を活かし、テスト基板やプローブインタフェースとして使用することで、高精度な評価を実現し、量産時の歩留まり向上や信頼性確保に貢献します。本節では、インターポーザをテストツールとして活用する代表的な手法として、品質保証テスト、電気特性評価、高周波信号検証、故障解析、量産テストの効率化、そして高周波テスト向け特殊インタフェースの事例を紹介します。
チップレット評価のための電気テスト
インターポーザは、シリコン基材（厚さ約100 µm）にTSV（Through-Silicon Via）とRDL（Redistribution Layer）を組み合わせた構造を持ち、テスト基板としてチップレットの電気特性を高精度に評価します。プローブカードはピンピッチ40 µm以下の微細設計で、MEMSアクチュエータを用いたフローティングピンにより、接触抵抗を10 mΩ未満に維持。毎秒4万点の並列テストが可能な最新装置では、オープン／ショート、抵抗値、リーク電流、ESD耐性を評価し、欠陥チップを選別します。選別後、冗長経路への切り替えをレーザートリミングで実現し、リワークコストを低減します。このインターポーザベースのテスト基板は、次世代チップレットの量産に不可欠です。
高周波テスト向けインタフェース
高周波信号の評価では、インターポーザをテストインタフェースとして活用し、チップレットやパッケージのシグナルインテグリティを検証します。インターポーザ外周に配置されたブレイクアウトパッドを介して、VNA（Vector Network Analyzer）でS-パラメータを測定。40 GHz帯では、TSV-RDL遷移による信号損失（約0.3～0.8 dB）をデエンベッド処理で補正し、正確な特性を取得します。300 mmウェハ対応の計測ステージは、−65 dBmの微小信号でSN比40 dBを確保し、HBM4やPCIe Gen6の信号品質を保証します。インターポーザの微細配線を活用した高周波テストは、次世代通信規格の開発を支えます。
故障解析におけるインターポーザの活用
インターポーザは、故障解析（FA）においてもテストツールとして重要な役割を果たします。Micro-Current Imaging（MCI）では、インターポーザに数十mAの交流を流し、赤外線カメラでジュール損失を可視化することで、配線欠陥や短絡を±3 µmの精度で特定。パルスサーモグラフィを併用し、TSVの微細クラックによる抵抗増を温度マップで検出し、プロセス改善にフィードバックします。FIB（Focused Ion Beam）解析とMCIを統合した「ワンストップFA」ラインは、根本原因の特定を24時間以内に完了します。このインターポーザベースの解析手法は、チップレットの信頼性向上に寄与します。
量産テストの効率化
大手OSATのCoWoS-Rライン（月産3,000枚規模）では、インターポーザをテストプラットフォームとして活用し、リアルタイムモニタリングを実現。冗長TSVとデイジーチェーン配線を組み込んだインターポーザ設計により、テスト中に不良経路を動的に切り替え、テスト時間を従来比50%短縮し、歩留まり99.6%を達成しています。AIを活用した欠陥パターン解析により、プロセス異常を早期検知する予兆保全も進展中です。インターポーザをテスト基板として使用することで、量産テストの効率と信頼性が飛躍的に向上しています。
高周波測定精度を向上させる異方性導電シート
インターポーザを高周波テストのインタフェースとして活用する例として、異方性導電シートを用いた手法があります。従来の導電ゴムでは、接触不安定性やインピーダンス不整合により、50 GHz帯での測定精度が低下する課題がありました。これに対し、異方性導電シートをインターポーザとして導電ゴムと基板間に配置することで、接触抵抗を50 mΩ以下に低減し、反射損失を−25 dB以下に抑制。
ある事例では、このインタフェースを採用することで、測定再現性が40%向上し、信号損失を-0.2dB以内に抑えた結果が報告されています。この手法は、インターポーザの優れた高周波特性を活かし、HBM4やミリ波デバイスの高精度テストを可能にします。
中継基板（拡張基板）としても活用できる
インターポーザは 高集積チップレット時代の要 として性能を引き上げるだけでなく、製造歩留まり確保と故障解析の鍵も握っています。材料・構造の多様化と機能統合が進む中、設計者とテストエンジニアが相互に要求をフィードバックし合う体制こそが競争力の源泉になると考えます。
中継基板（拡張基板）は、半導体チップとテスト機器の間に配置される中間接続基板であり、高集積チップレット時代における性能向上と製造歩留まり確保の要となる重要技術です。この基板は、プローブカードやソケットの一部として機能し、微細なピッチや複雑な配線を持つ現代のICを効率的かつ確実にテストするために不可欠な役割を担っています。
中継基板の最も重要な機能は配線変換・中継機能にあります。現代の半導体デバイスは高集積化により極めて微細なピンやバンプを持つため、これらをテスト装置で直接扱うことは技術的に困難です。中継基板は、これらの微細な端子をテスト装置で扱いやすいサイズとピッチの端子に変換し、確実な電気的接続を実現します。また、高速信号や高周波テストにおいても重要な役割を果たし、専用設計によりノイズやクロストークを抑制することで測定精度を維持します。さらに、チップが直接テスト装置に接触することを防ぐことで、貴重な半導体デバイスの破損リスクを大幅に低減する機械的保護機能も提供します。
これらの機能により、中継基板はウェハーテスト（プロービング）でのダイレベル検査、パッケージテスト時の信号変換、そしてHBM（High Bandwidth Memory）や2.5D/3D ICなどの超高密度・多ピンデバイスの複雑なテストに広く活用されています。特に次世代メモリや高性能プロセッサなどの先端デバイスでは、その重要性がますます高まっています。
材料技術と構造設計の多様化、機能統合が急速に進展する現在、設計者とテストエンジニアが相互に要求をフィードバックし合う協調体制の構築こそが、故障解析の高精度化と競争力強化の源泉となっています。
インターポーザを半導体テストツールとして活用したいとお考えの方はお気軽に当社までご相談ください。
